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Cadence Design Systems, Inc., leader mondial de l’innovation en conception électronique, annonce la toute dernière version de sa plate-forme de vérification fonctionnelle Incisive®, établissant encore une fois un nouveau standard de performances et de productivité pour l’ensemble de la vérification. Conçue pour relever les défis de vérification des systèmes sur puce (SoC) ainsi que de la propriété intellectuelle (IP) du niveau bloc jusqu’à la puce, la plate-forme Incisive 13.2 assure des performances considérablement plus rapides grâce à deux nouveaux moteurs et des fonctions d’automatisation supplémentaires qui accélèrent la vérification des systèmes sur puce.

S’agissant de la vérification de la propriété intellectuelle du niveau bloc jusqu’à la puce, les améliorations apportées sont les suivantes :

 Nouveau moteur Trident dans les outils de vérification Incisive Formal Verifier et Incisive Enterprise Verifier, qui multiplie par 20 les performances d’analyse formelle ;
 Nouveau moteur de contraintes dans le simulateur Incisive Enterprise Simulator, qui multiplie par 10 la vitesse de la simulation des tests UVM et SystemVerilog ainsi que l’accélération de la simulation avec la plate-forme Palladium® ;
 Prise en charge de SystemVerilog par l’analyseur de débogage Incisive Debug Analyzer, avec en plus des fonctions de débogage UVM hors pair et un enregistrement des formes d’onde optimisé dans l’environnement de débogage SimVision intégré au simulateur Incisive Enterprise Simulator, ce qui divise par 10 la taille de la base de données ;
 Nouveaux tests unitaires IEEE 1647 « e » sans simulation, ce qui réduit jusqu’à 30 % le délai de débogage du code des tests.

Concernant la vérification des systèmes sur puce, les améliorations portent sur les éléments suivants :

 Prise en charge complète de la propagation de l’état x dans le simulateur Incisive Enterprise Simulator et le système de vérification Incisive Enterprise Verifier pour accélérer la simulation de la basse consommation et la réinitialisation des systèmes sur puce (jusqu’à 5 fois plus rapide) ;
 Prise en charge de la modélisation RNM (Real Number Modeling) SystemVerilog selon la norme IEEE 1800-2012 dans l’option Digital Mixed Signal, ce qui multiplie par plus de 100 la vitesse de simulation des circuits à signal mixte.

La liste complète des améliorations de performances et de productivité est disponible en cliquant sur ce lien : http://www.cadence.com/rl/Resources...

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